DDR5メモリ仕様がリリースされました

DDR5：バンクごとに4つのメモリチップ、オンダイECCチェック用に5番目



コンピュータメモリのマイルストーンをマークするJEDECは、DDR5SDRAMメモリの次の主要規格の最終仕様をリリースしました。 DDR4標準の最新のイテレーションは、00年代後半からPCおよびサーバー開発の基盤となっています。 DDR5はメモリ機能を再び拡張し、ピーク速度とメモリ容量の両方を2倍にします。新しい標準のアイアンは2021年に予定されており、実装はサーバーレベルで開始され、クライアントPCやその他のデバイスにリークされます。



DDR5のリリースは当初2018年に予定されていました。本日のDDR5仕様のリリースは、元のJEDECスケジュールよりわずかに遅れていますが、その重要性を損なうものではありません。以前のすべてのDDR反復と同様に、DDR5の焦点は、速度だけでなくメモリ密度の向上にも焦点を当てています。JEDECは、両方を2倍にし、最大メモリ速度を少なくとも6.4 Gbpsに設定することを目指していますが、1つのフルパックLRDIMMの容量は2TBに達する可能性があります。





数年（または数十年）設計されたDDR5では、最大64 Gbpsの個々のメモリチップを使用できます。これは、16 GbDDR4の最大密度の4倍です。最大8コア（ダイ）を1つのチップにスタックできるスタッキングと組み合わせると、40セルのLRDIMMは、従来の設計のDIMMで2TBまたは128GBの有効メモリ容量を実現できます。



ただし、メモリの量は徐々に増加しますが、速度は瞬時に増加します。 DDR5は4.8Gbpsで起動します。これは、公式の3.2Gbps DDR4の最大速度よりも約50％高速です。その後、仕様の現在のバージョンでは、最大6.4Gbpsのデータレートが許可されます。技術が進歩するにつれて、SKHynixは確かにこの10年間でDDR5-8400の目標を達成することができます。



これらの速度目標の中心は、クロックごとに大量のデータを供給および転送するためのDIMMとメモリバスの両方の変更です。クロック周波数は数百メガヘルツにとどまっており、まだ上げることができないため、並列処理を増やす必要があります（チップにコアが追加されるCPUでも同じことが起こります）。







LPDDR4やGDDR6などの他の規格と同様に、1つのDIMMは2つのチャネルに分割されます。 DDR5は、DIMMごとに1つの64ビットデータチャネルの代わりに、2つの独立した32ビットデータチャネル（またはECC検証では40ビット）を提供します。一方、各チャネルのパケット長は8バイト（BL8）から16バイト（BL16）に倍増されるため、各チャネルは1回の操作で64バイトを配信します。したがって、同じコア速度のDDR5 DIMMは、DDR4 DIMMが1つを実行するのにかかる時間内に、2つの64バイト操作を実行し、有効帯域幅を2倍にします。



JEDECは、メモリバンクの変更に加えて、わずかに変更されたバスを導入しましたが、より厳しい許容誤差で動作します。



ここでの主要な推進力は、意思決定フィードバック等化（DFE）の導入です。非常に高いレベルでは、DFEは、メモリバスレシーバーからのフィードバックを利用してシンボル間の干渉を減らし、より適切なアライメントを提供する手段です。アライメントが改善されると、バスの信号がよりクリーンになり、伝送速度が向上します。



コア密度とメモリ速度の変更に加えて、DDR5は動作電圧も改善します。仕様によると、DDR5は1.1VのVddで動作しますが、DDR4は1.2Vです。以前のアップデートと同様に、これによりメモリの電力効率がわずかに向上するはずです。さらに、モジュールには電圧レギュレーターが組み込まれています。



DDR5 DIMMメモリにはまだ288ピン（ピン）がありますが、ピン配置は異なります。







これは、DDR2からDDR3への移行に似ており、ピンの数も同じままで、240ピンです。



ただし、もちろん、DDR5は、古いソケットに挿入されていても使用できません。



JEDECは、メンバーが使用できる標準を設定します。DDR5の開発プロセスに最初から関わってきた主要なメモリメーカーは、すでにDIMMのプロトタイプを開発しており、現在、最初の商用製品の市場投入を検討しています。たとえば、SKHynixは2019年11月にDDR5プロトタイプをリリースしました。



最初のDDR5モジュールとマザーボードは、規格が完成してから12〜18か月後に出荷される予定です。

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