XC2064のリバースエンジニアリング-最初のFPGA

プログラム可能なロジック統合回路（FPGA）は、マイクロプロセッサからビデオ信号ジェネレーターや暗号通貨マイナーまで、任意のロジックを実装できます。 FPGAは多くのロジックブロックで構成されており、各ブロックは通常、トリガーとロジック機能、およびロジックブロックを接続するワイヤのネットワークで構成されています。 FPGAを特別なものにしているのは、それがプログラム可能なハードウェアであり、各ロジックブロックとそれらの間の接続を構成できることです。その結果、カスタムICの開発を犠牲にして、各ゲートとフリップフロップを物理的に接続せずに複雑なデジタル回路を構築できます。





写真は、XC2064チップの64ブロックの1つを示しています。金属化層が除去され、金属化の下にあるシリコントランジスタとポリシリコントランジスタを見ることができます。あなたはここでより大きなスケールの写真を見ることができます：siliconpr0n。



FPGAは、1984年にザイリンクスの共同創設者であるRoss Freemanによって発明され、最初のFPGAはXC2064でした。最新のFPGAよりもはるかに単純で、64個のロジックブロックしか含まれていませんでしたが、最新のFPGAには数千、数百万が含まれ、その作成により、数十億ドル相当の業界が出現しました。XC2064は非常に重要であるため、チップスの殿堂入りを果たしました。XC2064をリバースエンジニアリングしました。この投稿では、XC2064の内部構造を一般的な用語で説明し、ビットストリームでどのようにプログラムするかを説明します。











ザイリンクスXC2064は最初のFPGAチップです。ここから取得：siliconpr0n。



FPGAは現在、VerilogやVHDLなどのハードウェア記述言語でプログラムされていますが、当時、ザイリンクスは独自の開発ソフトウェアであるXACTと呼ばれるMS-DOSアプリケーションを12,000ドルで提供していました。 XACTは、最新のツールよりも低いレベルで機能しました。次のスクリーンショットに示すように、ユーザーが各論理ブロックの機能と、論理ブロック間の接続を定義しました。



XACTは接続をルーティングし、FPGAにロードされる構成ファイル（ビットストリーム）を生成しました。





XACTのスクリーンショット。 2つのテーブルFとGは、画面の下部に示されている方程式を実装しており、上記のKarnaughマップを使用しています。



FPGAは、独自の形式のビットシーケンスであるビットストリームを使用して構成されました。XC2064ビットストリーム（下）を見ると、不規則に繰り返され、ビットストリーム全体に散らばっているパターンの不思議な混合が見られます。ただし、FPGAの物理回路を調べると、ビットストリームのデータ構造が明らかになり、調べることができます。





XACTによって生成されたビットストリームの一部。

FPGAはどのように機能しますか？

下の図は、元のFPGA特許から抜粋したもので、FPGAの基本構造を示しています。この簡略化されたFPGAには、合計9つのロジックブロック（青色でマーク）と12のI / Oポートがあります。相互接続ネットワークは、コンポーネントを相互に接続します。接続にスイッチ（対角線）を設定することにより、ロジックブロックを相互に接続したり、I / Oポートに接続したりすることができます。各論理要素は、必要な論理機能のためにプログラムすることができます。その結果、このようなプログラム可能なチップは、利用可能なスペースに収まる任意のデバイスを実装できます。





FPGA特許、相互接続された論理ブロック（LE）。

構成可能なロジックブロック（CLB）

上の図は9つのCLBを示していますが、XC2064には64のCLBがあります。下の図は、CLBの構造を示しています。 CLBには、4つの入力（A、B、C、D）と2つの出力（XとY）があります。その間には組み合わせロジックがあり、任意のロジック機能にプログラムできます。 CLBにはトリガーも含まれており、その存在により、カウンター、シフトレジスタ、ステートマシン、およびその他のステートフル回路を実装できます。 Trapeziumは、任意の入力から信号を渡すようにプログラムできるマルチプレクサを示します。マルチプレクサーを使用すると、特定の信号を選択してトリガーと出力を制御することにより、CLBを特定のタスク用に構成できます。





XC2064の構成可能なロジックブロック。ここから取得：データシート。



組み合わせロジックが任意のロジック機能をどのように実装するのか疑問に思われるかもしれません。AND、OR、XORなどのセットから選択できますか？いいえ、ルックアップテーブル（LUT）と呼ばれる巧妙なトリックがあります。これは、実際には関数のトゥルーステーブルです。たとえば、3つの変数の関数は、8行のテーブルによって定義されます。LUTには8ビットのメモリが含まれています。これらの3ビットを維持しながら、任意の3入力ロジック機能を実装できます。

接続

FPGAの次の重要な側面は接続です。これは、さまざまな方法でCLBを切り替えるようにプログラムできます。接続は複雑ですが、大まかな説明では、すべてのCLB間に垂直接続と水平接続のセグメントがあります。 CLBを水平線と垂直線に接続し、任意の接続を作成できます。より複雑なタイプの接続は「スイッチマトリックス」です。各マトリックスには8つのピンがあり、これらは（ほぼ）任意の方法で相互に接続できます。



次の図は、ロジックブロック（青）とI / Oライン（黄色）間の接続を提供するXC2064リンクの構造を示しています。挿入図は、結合メカニズムの詳細を示しています。緑の長方形は8ピンスイッチマトリックスで、小さな四角はプログラム可能な接続ポイントです。





XC2064FPGAには8x8CLBマトリックスがあります。各CLBには、AAからHHまでの名前があります。



以下に示すように、接続は、たとえば、DCブロックの出力をDEブロックの入力に切り替えることができます。赤い線は信号パスを示し、小さな赤い四角はアクティブ化された接続ポイントを示します。 DCブロックから出る信号は、8ピンスイッチ（緑）の最初の接続ポイントにルーティングされ、2つの接続ポイントと別の8ウェイスイッチ（未使用の垂直線と水平線は表示されていません）を経由します。このような短いパスでも4つの接続ポイントと2つのスイッチを使用するため、接続は非常に複雑であることに注意してください。





DCブロックの出力からDEブロックへの信号ルーティングの例。



以下のスクリーンショットは、XACTでトレースがどのように行われるかを示しています。黄色の線は、論理ブロック間の接続を示しています。信号の数が増えると、パス間の競合なしに接続を確立することが困難になります。XACTは自動的にトレースしますが、トレースは手動で編集することもできます。





XACTプログラムのスクリーンショット。これはMS-DOSプログラムであり、キーボードとマウスによって制御されます。

実装

次に、クリスタルの写真からリバースエンジニアリングによるXC2064の内部回路を見ていきます。これにはXC2064にある程度精通している必要があることを警告します。







以下はXC2064クリスタルの写真です。 FPGAの主要部分は、8x8ブロックのマトリックスであり、各ブロックにはロジックブロックと周囲の回路が含まれています。 FPGAダイアグラムは、エンティティ配線ダイアグラムとは別の論理ブロック（CLB）を示していますが、実際にはそうではありません。実際、各論理ブロックとその環境は、単一のノード、タイルとして実装されています。 （正確には、タイルには各CLBの上部と左側に接続が含まれています。）





XC2064ブロックレイアウト。ここから取得：siliconpr0n。



集積回路の側面に沿って配置されたI / Oブロックは、外界との通信を提供します。それらは、小さな緑色の四角で示されているクリスタルのピンに接続され、マイクロサーキットケースのピンに接続されています。ダイ（緑）にはバッファがあります。2つは垂直、2つは水平です。これらのバッファは、チップを長距離移動する信号を増幅し、待ち時間を短縮します。以下に示すように、垂直シフトレジスタ（ピンク）と水平列フェッチチェーンを使用して、ビットストリームをチップにロードします。

タイルの内側

次の図は、1つのXC2064タイルの構造を示しています。チップには、1つのダイに64個のそのようなタイルが詰め込まれています。各タイルの約40％は、構成ビットを格納するメモリセル（緑色で表示）によって占められています。タイルの上部3分の1（約）には、接続図が含まれています。2つのスイッチマトリックスといくつかの個別のリンクスイッチです。以下は論理ブロックです。ロジックブロックの主要部分は、入力マルチプレクサ、フリップフロップ、およびルックアップテーブルです。タイルは、水平および垂直の通信回線を介して隣接するものに接続されており、電源レールと接地レールにも接続されています。構成データビットはメモリセルに水平方向に入力され、垂直方向の信号はロードする特定の列を選択します。





重要な機能ノードを示す1つのFPGAタイル

トランジスタ

FPGAは、NMOSおよびPMOSトランジスタから構築されたCMOS（CMOS）ロジックに実装されています。トランジスタは、FPGAで2つの主要な役割を果たします。まず、論理要素はそれらの組み合わせから形成されます。第二に、トランジスタは、信号が通過するスイッチとして使用され、たとえば、ブロック間の接続を形成します。この役割を果たすトランジスタは、スルートランジスタと呼ばれます。下の図は、MOSFETの基本構造を示しています。シリコンの2つのセクションに不純物をドープして、ドレインとソースを作成します。それらの間には、トランジスタのオンとオフを切り替え、ドレインとソース間の電流を制御するゲートがあります。シャッターはポリシリコンと呼ばれる特殊なタイプのシリコンでできており、下のシリコンから薄い酸化物の層で絶縁されています。その上には、回路接続を提供する2層のメタライゼーションがあります。





MOSFETの構造



結晶の写真では、トランジスタがどのように見えるかを顕微鏡で観察できます。ポリシリコンゲートは、シリコンの2つのドープ領域間の曲がりくねった線です。円は、シリコンと金属層（この写真では削除されています）を接続するビアです。





FPGA MOSFET

ビットストリームと構成メモリ

XC2064の構成情報は、構成メモリーの場所に保管されます。 FPGAはこれにブロックメモリを使用しません。代わりに、構成メモリは160x71ラティスの形でクリスタル全体に分散され、各ビットはそれが制御する回路の隣に配置されます。次の図は、FPGAにロードされた構成ビットストリームを示しています。ビットストリームは、チップの中央にあるシフトレジスタ（ピンク）にロードされます。 71ビットがシフトレジスタにロードされると、列フェッチ回路（青）が目的のメモリ列を選択し、ビットが並列に列にロードされます。次に、次の71ビットがシフトレジスタにロードされ、左側の次の列が選択されます。このプロセスはFPGAの160列すべてに対して繰り返され、ビットストリーム全体がFPGAにロードされます。シフトレジスタを使用すると、大容量のメモリアドレス指定回路が不要になります。





ビットストリームがFPGAにロードされる方法。ビットは従来どおりに表示されますが、実際のビットの格納ははるかに高密度です。右側の3つの列はすでに読み込まれており、4番目は読み込み中です。クリスタルの写真はここから撮影されています：siliconpr0n。



重要なことは、ビットストリームがファイルに表示される順序とまったく同じ順序でチップ全体に分散されることです。ビットストリーム内のビットのパッキングは、チップ上の物理的な配置に対応します。以下に示すように、各ビットは、制御する回路の隣のFPGAに格納されます。したがって、ビットストリームファイルの形式は、ハードウェア回路の配置によって直接決定されます。たとえば、タイル間にギャップがあり、その中にバッファがある場合、同じギャップがビットストリームにあります。ビットストリームの構造は、データテーブルのフィールドや構成ブロックなどのソフトウェアの抽象化に依存しません。ビットストリームを理解するには、ソフトウェアではなくハードウェアの観点から考える必要があります





構成メモリの各ビットは、以下に示すように実装されます。各メモリセルは、ループで接続された2つのインバータで構成されています。このような回路には2つの安定状態があり、1ビットを格納できます。上部のインバーターが状態1にあり、下部のインバーターが状態0にあるか、またはその逆です。セルに書き込むために、左側のパストランジスタがアクティブになり、信号を渡します。データラインの信号は、必要なビットを書き込むことによってインバータをプルするだけです。（同じラングを使用して構成データを読み取ることもできます。）出力Qと反転Qは、相互接続ネットを閉じる、ルックアップテーブルからビットを取得する、トリガーを制御するなど、FPGAの特定の機能を制御します。ほとんどの場合、Q出力のみが使用されます。









ドキュメントからの1ビットの構成メモリの図。



次の図は、メモリセルの物理構造を示しています。左の写真は8つのメモリセルを示しており、そのうちの1つが強調表示されています。各水平データラインは、行のすべてのメモリ位置に接続されています。各列フェッチ行は、列内のすべてのメモリ位置を選択し、書き込みを可能にします。真ん中の写真は、1つのメモリセルのシリコンとポリシリコンのセクションを示しています。金属の層は、下のトランジスタを露出させるために削除されています。金属化層は、トランジスタ、写真の円を接続します。これらは、シリコンまたはポリシリコンと金属の間の接続、ビアです。この図は、5つのトランジスタがどのように接続されているかを示しています。図上の要素の配置は、写真内の要素の配置に対応しています。 2対のトランジスタがCMOSインバータを形成し、左下のパススルートランジスタがセルへのアクセスを提供します。





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前に説明したように、FPGAはルックアップテーブルを使用して任意のロジック関数を実装します。次の図は、ルックアップテーブルがXC2064でどのように実装されているかを示しています。左側の8つの値は、8つのメモリ位置に保存されます。 4つのマルチプレクサは、入力Aの値に応じて、値の各ペアの1つを選択します。A= 0の場合、値の上限が選択され、A = 1の場合、下限が選択されます。次に、ラージマルチプレクサは信号BとCに基づいて4つの値のいずれかを選択します。結果は特定の値（この場合はA XOR B XOR C）になります。テーブルに異なる値を代入すると、任意の論理機能を実行できます。





ルックアップテーブルでのXORの実装。



各マルチプレクサには、パススルートランジスタが実装されています。制御信号に応じて、パススルートランジスタの1つがアクティブになり、入力から出力にデータが渡されます。次の図は、2ビットが多重化されたLUTチェーンの一部を示しています。右側には2つのメモリ位置があります。各ビットはインバーターを通過し、増幅され、中央のマルチプレクサーのパススルートランジスターを通過して、これらのビットの1つを選択します。





LUTを実装するネットのビュー。Siliconpr0nから取得。

引き金

各CLBには、FPGAがラッチ、ステートマシン、およびその他のステートフルネットを実装できるようにするフリップフロップが含まれています。次の図は、（やや珍しい）トリガーの実装を示しています。彼女は次のスキームを使用します。クロック信号がゼロの場合、最初のマルチプレクサはデータを最初のラッチに渡し、最初のラッチは値を格納します。このビットは、OR、NAND、およびインバーターゲートを通過するときに、2回反転され、結果として同じままになります。さらに、2番目のラッチマルチプレクサは、クロックが1に上がると、最初のラッチからビットを受け取ります（クロックが反転していることに注意してください）。この値は、フリップフロップの出力です。クロック信号が0に設定されると、セカンダリマルチプレクサはビットをラッチすることによってループを閉じます。したがって、トリガーは信号のエッジに敏感です。クロック信号の立ち上がりエッジで値をラッチします。セットおよびリセットラインは、フリップフロップをセットおよびリセットします。





. OR-NAND : siliconpr0n.

スイッチマトリックスは重要な相互接続要素です。各スイッチには8本のピン（両側に2本）があり、ほとんどすべての方法で接続できます。信号は、個々の相互接続ノードよりも柔軟に、ラップ解除、分割、交差させることができます。次の図は、4つのCLB（青）間の相互接続ネットワークの一部を示しています。スイッチングマトリックス（緑色）は、右側の接続の任意の組み合わせで接続できます。各ピンは他のピンに5〜7個接続できることに注意してください。たとえば、ピン1はピン3に接続できますが、ピン2と4には接続できません。これにより、マトリックスがほぼ完成し、28ではなく20の接続が可能になります。





ここから取得：ザイリンクスプログラマブルゲートアレイデータブック、図。 7b。



スイッチングマトリックスは、それらの上下のメモリセルによって制御されるトランジスタの行によって形成されます。トランジスタの両側は、トランジスタで接続できるスイッチングマトリックスの2つのピンです。したがって、各マトリックスには20の制御ビットがあり、タイルごとに2つのマトリックスがあると、タイルごとに40ビットになります。下の写真は、下のトランジスタの波状ゲートに接続された1つのメモリセルを示しています。このトランジスタは、ピン5とピン1の間の接続を提供します。したがって、このメモリ位置に対応するビットストリームのビットは、ピン5と1の間の接続を制御します。同様に、他のメモリセルとそれに関連するトランジスタは他の接続を制御します。結果として、これらの接続の順序は特定のパターンに従わないことにも注意してください。ビットストリームのビットとスイッチピンの間の対応はランダムに見えます。









接続の8リードマトリックスの実装。シリコン領域は、対応するピンの番号で示されます。対応するリード線をトランジスタに接続している金属層が除去されています。Siliconpr0nから取得。

入力接続

CLB入力は、ハードウェア実装によって説明される異なるビットストリームエンコーディングスキームを使用します。下の画像では、8つの楕円形のノードがDDと呼ばれるCLBへの潜在的な入力です。2つの信号を1つの入力に接続すると、それらを互いに短絡できるため、入力として構成できるノードは1つ（最大）のみです。





入力選択。緑で囲まれた8つの入力は潜在的なDD入力であり、そのうちの1つのみを選択できます。



必要な入力はマルチプレクサによって選択されます。簡単な解決策は、8つの信号の1つを選択する3つの制御ビットを備えた8入力マルチプレクサを使用することです。もう1つの簡単な解決策は、それぞれが独自の制御信号を持ち、そのうちの1つが必要な信号を選択する8つのパストランジスタを使用することです。ただし、FPGAは、最初のケースではデコーダーの必要性を排除するハイブリッドアプローチを使用しますが、2番目のアプローチで必要な8つではなく5つの制御信号を必要とします。





FPGAは、マルチプレクサを使用して8つの入力から1つを選択します。



上の図の図は、FPGAで使用される2層マルチプレクサを示しています。最初の段階で、制御信号の1つがアクティブになります。第2段階では、高信号または低信号が選択され、出力に適用されます。たとえば、制御信号B / Fが第1ステージに適用され、ABCDが第2ステージに適用されるとすると、入力Bだけが出力に送られます。つまり、8つの入力の1つを選択するには、ビットストリームに5ビットが必要であり、5つのメモリ位置を使用します。

結論

XC2064は、高度に最適化されたさまざまなネットを使用して、ロジックブロックとネット相互接続を実装します。これらのチェーンは、クリスタルにフィットするためにしっかりと梱包する必要があります。それでも、XC2064は非常に大きなチップであり、当時のマイクロプロセッサよりも大きく、製造が難しく、数百ドルの費用がかかりました。最新のFPGAと比較すると、XC2064のセル数は非常に少ないですが、それでも革新的な新製品ラインの始まりでした。



XC2064ビットストリームを理解するには、2つの概念が重要です。まず、FPGAは64タイルに基づいて実装され、論理ブロックと相互接続を組み合わせたブロックを繰り返します。FPGAは、相互接続で囲まれた論理ブロックを持つと説明されていますが、そのようには実装されていません。2番目の概念は、ビットストリームが抽象化に基づいておらず、FPGAメモリセルの2次元パッキングを直接マッピングすることです。したがって、ビットストリームは、FPGAの物理構造を検討している場合にのみ意味があります。





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