1990年代後半のRISCとCISCの間の戦争は長い間消滅し、今日ではRISCとCISCの違いはまったく無関係であると考えられています。多くの人が、コマンドセットは無関係であると主張しています。



ただし、コマンドセットは実際には重要です。それらは、マイクロプロセッサに簡単に追加できる最適化のタイプに制限を課します。



最近、RISC-V命令セットアーキテクチャ（ISA）を詳しく調べました。ここに、RISC-VISAについて本当に感銘を受けたいくつかの側面を示します。

1. これは小さくて習得しやすいRISCコマンドセットです。マイクロプロセッサについて学びたい人には非常に適しています。
2. , , .
3. CPU ISA RISC-V.
4. , , RISC-V.

RISC

RISC-Vをよりよく理解し始めたとき、RISC-Vは、多くの人がコンピューティングの過ぎ去った時代であると信じていたものへの根本的な復帰であることが判明したことに気付きました。設計の観点から、古典的に移動時間と同様マシンのRISC-V Rは析出 I nstruction Sら C omputer（RISC、«短いコマンドセット」を持つコンピュータ）80年代および90年代。



近年、ARMのようなRISCプロセッサに非常に多くの命令が追加されており、それらの多くは非常に複雑ですが、現段階では純粋なRISCプロセッサよりもハイブリッドであるため、RISCとCISCへの分割はもはや意味がないと多くの人が主張しています。 PowerPCなどの他のRISCプロセッサにも同様の考慮事項が適用されています。



一方、RISC-Vは、RISCプロセッサを代表する真の「ハードコア」です。インターネットでRISC-Vの議論について読むと、RISC-Vは時代に遅れずについていくことを拒否する昔ながらのRISC過激派によって開発されたと主張する人々がいます。



元ARMエンジニアのErinShepherdは、数年前にRISC-Vの興味深い批評を書きました 。

ISA RISC-V . , .. (, , ) , .

簡単に説明します。 コードサイズが小さいと、実行可能なコードをプロセッサの高速キャッシュ内に簡単に保存できるため、パフォーマンス上の利点があります。



ここでの批判は、RISC-Vの設計者が小さな命令セットの提供に集中しすぎていることです。結局のところ、これはRISCの当初の目標の1つです。



エリンによれば、これの結果、実際のプログラムはタスクを完了するためにより多くの命令を必要とする、つまり、より多くのメモリスペースを消費することになります。



伝統的に、何年もの間、RISCプロセッサをよりCISCに似たものにするために、より多くの命令をRISCプロセッサに追加する必要があると考えられていました。アイデアは、より専門的なコマンドが複数の一般的なコマンドの使用を置き換えることができるということです。

コマンド圧縮とマクロ操作の融合

ただし、プロセッサアーキテクチャには、より複雑な命令を追加するというこの戦略をさまざまな方法で冗長にする2つの革新があります。

• 圧縮された命令-命令はメモリ内で圧縮され、プロセッサの最初のステージで解凍されます。
• マクロ操作の融合-2つ以上の単純な命令がプロセッサによって読み取られ、1つのより複雑な命令にマージされます。

実際、ARMはすでにこれらの戦略の両方を使用しており、x86プロセッサは後者を使用しているため、RISC-Vはここで新しいトリックを実行しません。



ただし、ここには微妙な点があります。RISC-Vは、次の2つの重要な理由から、これら2つの戦略からはるかに多くのメリットを享受できます。

1. 圧縮されたコマンドが最初に追加されました。ARMのような他のアーキテクチャは、後でそれについて考え、かなり急いでそれらをねじ込みました。
2. これは、少数のユニークなチームに対するRISCの執着が正当化されるところです。圧縮されたコマンドを追加するためのスペースが残っているだけです。

2番目のポイントはいくつかの説明が必要です。RISCアーキテクチャでは、コマンドは通常32ビット幅です。これらのビットは、さまざまな情報をエンコードするために使用する必要があります。このようなコマンドがあるとしましょう（セミコロンの後にコメントがあります）：

ADD x1, x4, x8    ; x1 ← x4 + x8
      
      

        
        
        
      

    
        
        
        
      
      

        
        
        
      

    
    

これは、レジスタの内容を追加 x4



して x8



、結果を保存します x1



。この命令をエンコードするために必要なビット数は、使用可能なレジスターの数によって異なります。RISC-VとARMには32個のレジスタがあります。数値32は5ビットで表すことができます。

2⁵= 32

コマンドは3つの異なるレジスタを指定する必要があるため、オペランド（加算操作の入力データ）をエンコードするには、合計15ビット（3×5）が必要です。



したがって、命令セットでサポートする機能が多いほど、使用可能な32ビットからより多くのビットを取得します。もちろん、64ビット命令に移行することもできますが、これはメモリを大量に消費するため、パフォーマンスが低下します。



命令の数を少なくするための積極的な取り組みにおいて、RISC-Vは、圧縮された命令を使用していることを示すためにビットを追加する余地を残しています。プロセッサは、コマンドに特定のビットが設定されていることを確認すると、圧縮されていると解釈する必要があることを理解します。



これは、1つの命令の32ビットを内部に貼り付ける代わりに、それぞれ16ビット幅の2つの命令を収めることができることを意味します。当然、すべてのRISC-Vコマンドを16ビット形式で表現できるわけではありません。したがって、32ビット命令のサブセットは、その有用性と使用頻度に基づいて選択されます。非圧縮命令が3つのオペランド（入力データ）を受け取ることができる場合、圧縮された命令は2つのオペランドしか受け取ることができません。つまり、圧縮されたコマンド ADD



は次のようになります。

C.ADD x4, x8     ; x4 ← x4 + x8
      
      

        
        
        
      

    
        
        
        
      
      

        
        
        
      

    
    

RISC-Vアセンブリコードは、プレフィックスC.



を使用し て、コマンドを圧縮コマンドにアセンブルする必要があることを示します。



基本的に、圧縮された命令はオペランドの数を減らします。 3つのオペランドレジスタは15ビットを取り、操作を示すために1ビットだけを残します。したがって、2つのオペランドを使用してopcode（実行する操作）を示す場合、残り6ビットになります。



これは、3つのオペランドレジスタを使用するのに十分なビットが予約されていない場合のx86アセンブラの動作に実際に近いものです。 x86プロセッサはビットを浪費して、たとえば、コマンドがADD



メモリとレジスタの両方から着信データを読み取ることができるようにし ます。



しかし、 本当コマンド圧縮とマクロ操作の融合を組み合わせることでメリットが得られます。プロセッサは、2つの圧縮された16ビット命令を含む32ビットワードを受信すると、それらを1つのより複雑な命令にマージでき ます。



ナンセンスのように聞こえます-私たちは始めたところに戻っていますか？



いいえ、ISA仕様を一連の複雑な命令（つまり、ARMが従う戦略）で満たす必要性を回避しているためです。代わりに、本質的に、単純なコマンドのさまざまな組み合わせを通じて、複雑なコマンドのホスト全体を間接的に表現してい ます。



通常の状況では、マクロフュージョンによって問題が発生します。2つの命令が1つに置き換えられても、2倍のメモリを消費します。ただし、コマンドを圧縮するとき、余分なスペースを占有することはありません。両方のアーキテクチャを利用しています。



エリンシェパードによって与えられた例の1つを見てみましょう。ISA RISC-Vに関する彼女の重要な記事で、彼女はCで簡単な機能を示しています。明確にするために、私はそれを自由に書き直すことができました。

int get_index(int *array, int i) { 
    return array[i];
}
      
      

        
        
        
      

    
        
        
        
      
      

        
        
        
      

    
    

x86では、これは次のアセンブリコードにコンパイルされます。

mov eax, [rdi+rsi*4]
ret
      
      

        
        
        
      

    
        
        
        
      
      

        
        
        
      

    
    

関数がプログラミング言語で呼び出されると、引数は通常、使用される命令セットに依存する確立された順序に従って、レジスター内の関数に渡されます。 x86では、最初の引数はレジスタrdi



に配置され、2番目の引数はに配置さ れ rsi



ます。標準では、戻り値はレジスタに配置する必要があります eax



。



最初のコマンドは、コンテンツrsi



に4を掛け ますi



。これには変数が含まれています 。なぜ増殖するのですか？array



4バイトで区切られた整数要素で構成されているため です。したがって、配列の3番目の要素はオフセット3×4 = 12バイトにあります。



次にrdi



、ベースアドレスを含むこれを追加し ます array



..。これにより、i



th要素の最終アドレスが得られ ます array



。このアドレスのメモリセルの内容を読み取り、eax



タスク完了に保存 します。



ARMでは、すべてが同様の方法で発生します。

LDR r0, [r0, r1, lsl #2]
BX  lr                    ;return
      
      

        
        
        
      

    
        
        
        
      
      

        
        
        
      

    
    

ここでは、4を掛けるのではなく、レジスタをr1



2ビット左にシフトします 。これは、4を掛けることと同じです。これは、x86で何が起こるかをより正確に説明している可能性があります。乗算はかなり複雑な操作であり、シフトは安価で簡単なので、2の倍数以外のもので乗算することは可能ではないかと思います。



x86の私の説明から、残りは誰の推測でもあります。それでは、本当の楽しみが始まるRISC-Vに行きましょう！ （コメントはセミコロンで始まります）

SLLI a1, a1, 2     ; a1 ← a1 << 2
ADD  a0, a0, a1    ; a0 ← a0 + a1
LW   a0, a0, 0     ; a0 ← [a0 + 0]
RET
      
      

        
        
        
      

    
        
        
        
      
      

        
        
        
      

    
    

RISC-V、レジスタ上 a0



と a1



単にの別名です x10



と x11



。これらは、関数呼び出しの最初と2番目の引数が配置される場所です。 RET



疑似コマンド（省略形）です：

JALR x0, 0(ra)     ; sp ← 0 + ra
                   ; x0 ← sp + 4  ignoring result
      
      

        
        
        
      

    
        
        
        
      
      

        
        
        
      

    
    

JALR



ra



戻りアドレスを参照するに格納されているアドレスに移動し ます。 ra



仮名 x1



です。



そして、それはすべて絶対にひどいように見えますよね？テーブルでインデックスルックアップを実行して結果を返すなど、単純で一般的に使用される操作の2倍のコマンド。



本当に見栄えが悪いです。これが、ErinShepherdがRISC-V開発者による設計上の決定に非常に批判的だった理由です。彼女は書きます：

RISC-Vを単純化すると、デコーダー（つまり、フロントエンドプロセッサー）が単純になりますが、命令が増えるという犠牲が伴います。ただし、パイプライン幅のスケーリングはトリッキーな作業ですが、いくつかの（または非常に）異常な命令のデコードは十分に研究されています（コマンドの長さを決定するときに主な問題が発生します-プレフィックスが無限であるため、x86は特に無視されます）。

ただし、コマンドの圧縮とマクロ操作の融合のおかげで、状況をより良く変えることができます。

C.SLLI a1, 2      ; a1 ← a1 << 2
C.ADD  a0, a1     ; a0 ← a0 + a1
C.LW   a0, a0, 0  ; a0 ← [a0 + 0]
C.JR   ra
      
      

        
        
        
      

    
        
        
        
      
      

        
        
        
      

    
    

これで、命令はARMの例とまったく同じ量のメモリスペースを占有します。



では、Macro-opフュージョンを実行しましょう 。



RISC-Vが操作を1つにマージできるようにするための条件の1つは、 ターゲットレジスタの一致です。この条件は、コマンドADD



および LW



（ロードワード、「ロードワード」）で満たされます 。したがって、プロセッサはそれらを1つの命令に変換し ます。



SLLIでこの条件が満たされた場合、3つのコマンドすべてを1つにマージでき ます。つまり、プロセッサは、より複雑なARM命令に似たものを認識します。

LDR r0, [r0, r1, lsl #2]
      
      

        
        
        
      

    
        
        
        
      
      

        
        
        
      

    
    

しかし、なぜこの複雑なマクロ操作をコードに直接記述できないのでしょうか。



ISAはそのようなマクロ操作をサポートしていないからです！ビット数が限られていることを思い出してください 。それでは、コマンドを長くしましょう！いいえ、これはメモリを大量に消費し、貴重なプロセッサキャッシュをより速くオーバーフローさせます。



ただし、代わりに、これらの長くて半複雑な命令をプロセッサ内で発行する場合 、問題は発生しません。プロセッサが同時に数百を超える命令を持つことはありません。したがって、各コマンド、たとえば128ビットに費やす場合、これによって問題が発生することはありません。すべてに十分なシリコンがまだあります。



デコーダーが通常のコマンドを受信すると、通常、デコーダーはそれを1つ以上のマイクロオペレーションに変換します。これらのマイクロオペレーションは、プロセッサが実際に動作する命令です。それらは非常に幅広く、多くの追加の有用な情報を含むことができます。接頭辞「micro」は幅が広いため、皮肉に聞こえます。ただし、実際には、「マイクロ」とは、タスクの数が限られていることを意味します。



マクロ操作の融合により、デコーダーが少し逆さまになります。1つのコマンドを複数のマイクロ操作に変換する 代わりに、 多くの操作を実行して1つのマイクロ操作に変換します。



つまり、最新のプロセッサで起こっていることはかなり奇妙に見えるかもしれません。

1. まず、圧縮を使用して2つのチームを1つに結合します。
2. 次に、解凍を使用してそれらを2つに分割します。
3. 次に、macro-opfusionを使用してそれらを1つの操作に結合します。

他のコマンドは、いくつかのマイクロオペレーションに分割でき、マージすることはできません。一部のチームが合併し、他のチームが分割するのはなぜですか？この狂気の中にシステムはありますか？



マイクロオペレーションへの移行の重要な側面は、望ましいレベルの複雑さです。

• 複雑すぎないでください。そうしないと、各コマンドに割り当てられた固定数のクロックサイクルで完了できなくなります。
• 単純すぎません。そうしないと、プロセッサのリソースが無駄になるだけです。2回のマイクロオペレーションを実行すると、1回だけ実行する場合の2倍の時間がかかります。

それはすべてCISCプロセッサから始まりました。Intelは、複雑なCISC命令をマイクロオペレーションに分離して、RISC命令などのプロセッサパイプラインに簡単に適合できるようにしました。ただし、その後の構成で、開発者は、多くのCISCチームを1つの適度に複雑なチームに統合できることに気付きました。実行するコマンドが少ない場合、作業はより速く完了します。

得られるメリット

多くの詳細について議論してきましたので、今ではこのすべての作業の意味を理解するのは難しいでしょう。このすべての圧縮とマージは何のためにありますか？彼らは多くの不必要な仕事をしているようです。



まず、コマンド圧縮はzip圧縮とはまったく異なります。コマンドの即時圧縮または解凍は完全に簡単であるため、「圧縮」という言葉は少し誤解を招く可能性があります。これに時間を無駄にすることはありません。



同じことがマクロ操作の融合にも当てはまります。プロセスは複雑に見えるかもしれませんが、同様のシステムが最新のマイクロプロセッサですでに使用されています。したがって、このすべての複雑さが追加するコストはすでに支払われています。



ただし、ARM、MIPS、およびx86の設計者とは異なり、ISAの設計を開始したとき、RISC-Vの作成者はコマンド圧縮とマクロ操作の融合について知っていました。最初の最小命令セットを使用したさまざまなテストを通じて 、彼らは2つの重要な発見をしました。

1. RISC-Vプログラムは通常、他のプロセッサアーキテクチャとほぼ同じかそれ以下のメモリスペースを占有します。ISA CISCであるため、メモリを効率的に使用する必要があるx86を含みます。
2. 他のISAよりも少ないマイクロ操作を実行する必要があります。

実際、融合を念頭に置いて基本命令セットを設計することにより、十分な命令をマージできるため、どのプログラムのプロセッサも、競合するプロセッサよりも少ないマイクロ操作を実行する必要がありました。



これにより、RISC-V開発チームは、基本的なRISC-V戦略としてマクロ操作の融合を実装するための取り組みを倍加するようになりました。 RISC-Vマニュアルには、マージできる操作に関する多くの注記があります。また、一般的なパターンで見つかったコマンドを簡単にマージできるようにするためのいくつかの修正も含まれています。



小さなISAは、学生が学びやすくします。これは、プロセッサアーキテクチャの学生にとって、RISC-V命令で実行される独自のプロセッサを設計する方が簡単であることを意味します。コマンド圧縮とマクロ操作融合の両方がオプションであることを覚えておく価値があります。



RISC-Vには、実装する必要のある小さな基本的なコマンドセットがあります。ただし、他のすべてのコマンドは拡張機能の一部として実装されます。圧縮されたコマンドは、単なるオプションの拡張機能です。



マクロ操作の融合は単なる最適化です。一般に動作は変更されないため、独自のRISC-Vプロセッサに実装する必要はありません。

RISC-V設計戦略

RISC-Vは、今日の最新のプロセッサについて私たちが知っているすべてのものを取り入れ、その知識を使用してISAプロセッサを設計しました。たとえば、次のことがわかります。

• 今日のプロセッサコアには、高度なブランチ予測システムがあります。
• プロセッサコアはスーパースカラーです。つまり、多くの命令を並行して実行します。
• スーパースカラー性を確保するために、順序が変更されたコマンドの実行（アウトオブオーダー実行）が使用されます。
• 彼らはコンベヤーを持っています。

これは、ARMがサポートする条件付き実行などの機能が不要になったことを意味します。この関数に対するARMのサポートは、命令フォーマットからビットを奪います。 RISC-Vはこれらのビットを保存できます。



条件付き実行は、パイプラインに悪影響を与えるため、元々フォークを回避するように設計されていました。プロセッサの作業を高速化するために、通常、次のコマンドを事前に受信します。これにより、前のコマンドが実行された直後に、プロセッサの最初の段階で次のコマンドを取得できます。



条件付き分岐では、パイプラインの充填を開始するときに次のコマンドがどこにあるかを事前に知ることはできません。ただし、スーパースカラープロセッサは、両方のブランチを並行して実行するだけです。



RISV-Cにはコマンド間の依存関係が作成されるため、ステータスレジスタもありません。各コマンドの独立性が高いほど、別のコマンドと並行して実行するのが容易になります。



基本的に、RISC-V戦略は、ISAを可能な限り単純にし、RISC-Vプロセッサの最小限の実装を、高性能プロセッサの作成を不可能にする設計上の決定を必要とせずに可能な限り単純にすることです。

---

広告

当社は、Intel CPUを搭載したサーバーだけでなく、AMDEPYCプロセッサを搭載したサーバーも提供しています 。他のタイプのサーバーと同様に、自動インストール用のオペレーティングシステムは豊富に用意されており、独自のイメージから任意のOSをインストールできます。今試してみて！